半导体加工中的线和表面粗糙度建模

线边缘粗糙度 (LER) 是芯片内部结构一个边缘的光刻图案宽度变化。线边缘粗糙度可能是先进逻辑和存储器件中的关键变化源和缺陷机制，并可能导致器件性能不佳甚至器件故障 [1~3]。沉积-蚀刻循环是一种有效的降低线边缘粗糙度的技术。在本研究中，我们展示了虚拟制造如何为如何执行沉积/蚀刻循环以降低 LER 提供指导。 

在虚拟制造软件中建立了一个间距为40nm的典型线和通孔阵列图案作为测试结构，然后在不同的实验条件下探索图案关键尺寸（CD）以及LER幅度和相关长度（线边缘粗糙度的测量值）。

图 1：用于改善 LER 的沉积/蚀刻循环工艺的虚拟工艺流程。图 1 (ac) 3D 视图，(df) 沉积和蚀刻循环后的传入结构的顶视图。 

在虚拟模型中应用了沉积/蚀刻循环工艺，以改善图案的线边缘粗糙度 (LER) 和临界尺寸均匀性 (CDU)（图 1）。虚拟计量用于测量 LER 标准偏差 (LERSTD)、LER 相关长度 (C) 和通孔 CD 范围 (VCDR)，以评估所选工艺变化对 LER 和 CDU 改进的影响。 

我们以传入图案 CD、LER 幅度 (A)、LER 相关长度 (C)、蚀刻/沉积量 (THK) 和沉积/蚀刻循环次数 (NC) 作为实验变量，进行了 1,500 次虚拟实验。我们的部分实验结果如图 2 所示。 

图 2：LERSTD/VCDR/CL 与沉积厚度和不同进入 LER A/C 条件下的循环次数的关系。 

图 2显示了在不同 LER A 和 LER C 条件（上轴和右轴）下，通孔 CD 范围 (VCDR)、LER 标准偏差 (LERSTD) 和 LER 相关长度 (C) 值相对于沉积/蚀刻循环次数 (下轴) 的变化趋势。我们的目标是在最低的沉积/蚀刻循环次数下最小化 VCDR、LERSTD 和 CL 值。我们可以从图 2 中得出 3 个结论。 

1)  LER/VCDR 的大部分改进发生在第一次沉积/蚀刻循环中。 

2) 沉积量（THK，图2中以颜色显示）的增加对 LER/VCDR 改善的影响比沉积/蚀刻循环次数的增加更大。 

3) 经过一次沉积/蚀刻循环后，LER相关长度（C）变大，但是随着LER相关长度（C）的增加，LER/VCDR的改善并不明显。 

图 3对于不同的传入 LER A ，第 1 个循环的 LER/VCDR 改进 与沉积厚度和 CL 的关系。 

正如我们前面提到的，大部分 LER 改进发生在第一个沉积/蚀刻循环中，其余沉积/蚀刻循环产生的改进要小得多。图 3 中拟合并显示了第一个循环的 LER/VCDR 改进的轮廓图。从图 3 中，我们可以得出 2 个结论： 

1).尽管在引入 LER 相关长度 (C) 较大的情况下改进效果较差，但如果在循环的沉积部分使用较厚的薄膜，且 LER 相关长度 (LER C) 较大且 LER 幅度 (LER A) 较低的情况下，通孔图案仍然会得到改善。 

2). 在较大的传入 LER C 条件下，可以使用相对较厚的沉积膜来改善 LER/VCDR。 

在本研究中，通过虚拟制造模拟了沉积/蚀刻循环过程，以提高先进节点的 LER 和 CDU 性能。结果表明，在沉积/蚀刻循环过程中看到的大部分 LER/VCDR 改进发生在第一次沉积/蚀刻循环期间。沉积/蚀刻循环过程对于降低高频噪声非常有效（当 LER 相关长度较小时）。

当沉积较厚的薄膜时，通孔图案的 LER 改进比线路图案的 LER 改进更大，表现出更大的 LER 相关长度值和更低的 LER 幅度。这些结果为最佳选择沉积/蚀刻量和所需循环次数提供了定量指导，以降低 LER 并降低先进半导体器件生产中的缺陷和变化。