铜（Cu）的电阻率取决于其晶体结构、孔隙体积、晶界和材料界面失配，这在较小尺度下变得更加显著。铜线的形成传统上是通过使用沟槽蚀刻工艺在低介电常数二氧化硅中蚀刻沟槽图案，然后通过镶嵌流程用铜填充沟槽来完成的。不幸的是，这种方法会产生具有明显晶界和孔隙的多晶结构，这会增加铜线电阻。在这个过程中还会使用高电阻的TaN衬底材料，以防止镶嵌退火过程中的铜扩散。

物理气相沉积（PVD）可以在高动能（10至100电子伏特之间）下沉积铜，形成低电阻、致密的单晶结构。然而，PVD 沉积有着直线传输限制，只能在平坦表面上均匀地沉积。因此，它不能用于填充深孔或槽（图1a）。要形成孤立的导线形状，必须在平坦表面上沉积均匀的铜层，然后通过离子束物理刻蚀来形成形状。由于铜不会与反应性气体形成挥发性化合物，因此无法使用反应离子刻蚀过程。

在离子束刻蚀（IBE）过程中产生的加速的氩离子，如果入射角非常大，则可以去除铜。不幸的是，由于掩模遮挡效应，可刻蚀区域将受到限制（图1b中红色区域）。这种刻蚀失败是由于阴影效应或射出原子的路径被阻挡造成的。当掩膜与离子束的路径平行时，所有未被掩膜遮挡的区域均可被刻蚀。因此，离子束刻蚀仅限于刻蚀任意长度的线形掩模。

我们对FinFET P和N通道的金属层至过渡层的电线电阻进行了测量，分别使用了铜坑填充（Damascene流程）和物理气相沉积（PVD）两种工艺。图4展示了P和N通道电阻测量的起点和终点（其他绝缘材料为透明）。

为了补偿TaN衬底和铜线之间的界面电阻，我们将铜的电阻率增加了一个指数衰减常数，该常数是以距离TaN界面最近的距离为函数的1纳米。由于铜坑填充工艺不会完全结晶，因此我们将铜的电阻率增加了50%。PVD/IBE铜工艺不使用TaN衬底，因此没有应用指数衰减函数，这个模型中使用了铜的体电阻率。图4中包括了比较Damascene流程和PVD的电阻率的表格。

据我们的模型计算出的电阻值表明，与传统的沟槽蚀刻后进行镶嵌沉积相比，我们可以使用 IBE/PVD 制造方法将电阻降低 67%。发生这种情况是因为在 IBE/PVD 中不需要 TaN 衬里，并且在此过程中 CU 电阻率较低。与金属线形成过程中的镶嵌填充相比，使用 IBE/PVD 可以提高电阻率，但代价是制造工艺更复杂。