背面供电带来的新技术革命

随着集成电路功能密度的不断增大,电源技术已成为影响芯片性能和功耗的关键因素。传统的片上电源网络易遭受 Metal 层布线拥堵和电源线 IR 降等问题的限制,无法满足超大规模集成电路的需求。

背面供电技术作为一种新兴解决方案,可以有效地解决这些问题,带来芯片设计的技术革新。通过将电源网络从前端金属 BEOL 中“分离”出来,背面供电技术可以完全重新设计电源网络,获得更小的占用面积和更低的电阻。

这将带来截然不同的芯片性能提升:

1. 改善的物理设计。背面供电可以大幅减少 DRC 违规和时序拥堵,提高芯片利用率达85%以上。

2. 金属线长缩减。背面供电在 M1-M3 层可实现 30-50% 的金属线长缩减,这将转化为时钟功耗降低、缓冲器数量减少和主动功耗降低。

3. IR 降显著下降。背面供电可以实现更低的电源网格密度,IR 降从 50mV下降到 20mV,大幅改善芯片性能。

4. system 指标提升。线长减少和 IR 降降低将带来时钟功耗减少 15-20%、面积缩减 15% 的系统级优势。

背面供电技术的新特性为未来极大规模集成电路带来一场技术革新。它可以突破传统供电网络的限制,在物理设计、功耗、性能等综合指标上获得 significantly 的提升,为实现百亿晶体管规模集成提供关键技术支持。这项突破性技术值得芯片设计领域的广泛关注与深入探索。