通过虚拟工艺窗口探索来提高全围栅（GAA）晶体管的性能

随晶体管尺寸的缩小，短通道效应使得晶体管栅极更难将晶体管打开和关闭。克服这个问题的一种方法是从平面晶体管结构转向三维器件。全围栅（GAA）结构就是这种三维器件的一个例子。在GAA晶体管中，栅氧化物环绕通道的所有方向。在制造GAA晶体过程中，关键步骤是通道释放步骤。这个步骤用于蚀刻掉在硅纳米片之间沉积的 SiGe [3]。理想的蚀刻过程应该能够去除所有的 SiGe，而不损伤任何硅。然而在实际操作中，工艺工程师需要在保留一些残留 SiGe 和过度蚀刻周围之间做出权衡。一个激进的蚀刻过程可以去除所有残留的 SiGe，但会导致不可取的硅失。另一方面，试图减少硅损失可能导致通道释放步骤后残留的SiGe，从而影响设备性能不佳。

这些在残余SiGe、硅过刻和通道宽度之间的权衡可以通过半导体工艺仿真和虚拟工艺窗口探索来更好地理解。使用这种技术，可以完成一个虚拟实验设计，其中改变了蚀刻时间、蚀刻横向比、蚀刻选择性（SiGe和Si之间）以及通道宽度，以确定在GAA通道释放过程中的最佳权衡组合。残留的SiGe是通过测量纳米片内硅和SiGe之间的接面积来进行表征（实际上忽略了外延生长的源/漏极SiGe）。

这篇文章中描述的虚拟实验设计是使用 SEMulator3D® 的 Expeditor 模块在高性能计算 (HPC) 基础设施上完成的。通过改变用于创建器件活动区域的光刻步骤的 y-偏置来改变通道宽度。DOE 参数还包括刻蚀横向比、刻蚀选择性和刻蚀时间。

图1：GAA FET的虚拟模型显示了通道释放步骤后残留的SiGe。工艺工程师需要在硅损失和残留SiGe之间进行权衡。（b）残留SiGe随通道宽度和刻蚀侧向比的变化。通道宽度越大，需要更高的侧向比才能完全刻蚀掉所有的SiGe。通道宽度以离标称值30纳米的增量值表示。

根据图1所示，SiGe可以在Si纳米片之间找到，并且需要在横向方向上进行SiGe刻蚀。较大的通道宽度可能会干扰这个横向刻蚀过程。避免残留的SiGe对通道宽度有一个上限，进而限制了器件的电流承载能力。

在我们的虚拟实验中，我们将通道宽度从其标称值30纳米增加到更大的通道宽度，以确定通道宽度的影响。图1b显示了残留SiGe随着通道宽度和横向刻蚀比的变化情况。正如预期的那样较大的通道宽度需要更高的横向刻蚀比来完全刻蚀掉SiGe。如果横向比不够高，一些Si会留在Si纳米片之间。

图2：GAA FET虚拟模型的横截面视图。该图显示了在侧向比例从1变化到1.4的同时，通道宽度从标称值30纳米增加到42纳米时对残余SiGe的影响。如右侧视图所示，与图1中的情况相比，需要更高的侧向比例才能完全蚀刻掉纳米片之间的所有SiGe。

图2展了在使用通道宽度较大（名义值+6nm）的器件上，改变蚀刻侧向比对剩余SiGe数量的影响结果。随着通道宽度的加，完全蚀刻掉所有SiGe所需的侧向比也增加。在图3中，我们突出了通道宽度与蚀刻时间之间的关系，该关系是为了完全蚀刻掉所有SiGe所需的。当我们增蚀刻时间时，最大通道宽度可以增加而不会留下任何剩余的SiGe（图3a）。

图3：（a）随着蚀刻时间的增加，大可支持的通道宽而不产生任何残留的SiGe也会增加。（b）随着通道宽度的增加，蚀刻所有SiGe所需的最小蚀刻时间也会增加。通道宽度以与标称值30纳米之间的差值表示。

到目前为止的结果中，我们假设硅和硅锗之间无限的蚀选择性。作为下一步，将刻蚀选择性引了我们的实验中。我们改变了硅和硅锗之间的刻蚀选择性，并观察了这些变化对通道释放程的影响（图4）。为了支持更高的通道宽度，我们发现需要增加刻蚀选择性或刻蚀过程的横向比例。

图4对于两种不同的蚀刻侧向比例，残余SiGe的变化与蚀刻选择性和通道宽度之间的关系。较高的侧向比例可以蚀更多SiGe，并允许在给定的蚀刻选择性下具有更大的通道宽度。通道宽度以相对于标称值30 nm 的差值显示。

从这些图表中，我们可以得出实现我们的 GAA 设备所需的过程窗口，以达到目标设备特性（和性能）。例如，当横向为1，并且刻蚀时间为20秒时，通道宽度需要在3740纳米范围内，以实现零残留 SiGe 和最佳设备性能。

结论：

进行了一次虚拟实验设计，以研究在GAA晶体管通道释放过程中残余SiGe、刻蚀比、刻蚀选择性和通道宽度之间的关系。这种虚拟过程窗口探索可以在先进GAA晶体管架构开发过程中快速优化工艺参数，而无需昂贵且耗时的基于晶圆的实验。