一种用于降低半导体金属线的电阻沉积和刻蚀技术

简介：

Cu的电阻率取决于其晶体结构、空隙体积、晶界和材料界面失配，这在较小的尺度上变得更加显著。传统上，Cu线的形成是通过在低介电常数的二氧化硅中刻蚀出一个沟槽图案，然后通过镂空流程将沟槽填充上Cu来完成的。不幸的是，这种方法会产生具有显著晶界和空洞的多晶结构，这会增加铜线的电阻。在这个过程中还使用了高电阻的TaN衬底材料，以防止在切割退火过程中铜的扩散。

物理气相沉积（Physical vapor deposition，简称PVD）可以以高动能（在10至100电子伏特之间）沉积铜，形成低电阻、致密的单晶结构。PVD的一个缺点是其沉积具有直线传播的特性，只能在平坦表面上均匀沉积。它不能用于填充深孔或槽（见图1a）。为了形成隔离的导线形状，必须在平坦表面上均匀沉积一层铜，然后通过离子束进行物理刻蚀。Cu与活性气体不形成挥发性化合物，因此无法使用反应离子刻蚀工艺。在离子束刻蚀（IBE）过程中，如果入射角度非常高，加速的Ar离子可以去除Cu。不幸的是，由于掩模阴影效应，可刻蚀区域将受到限制。图1b显示了当掩模垂直于入射离子束时，无法刻蚀材料的区域（以红色表示）。这种蚀刻失效是由于被喷射出的原子的路径被阴影或阻塞。当掩膜与离子的路径平行时，所有未掩膜的区域都可以被蚀刻。因此，离子束蚀刻仅限于蚀刻任意长度的线形掩膜。

图1a 物理气相沉积 (PVD)；图1b 离子束刻蚀 (IBE)

流程步骤和虚拟制造过程：

为了理解沉积和刻蚀对线路电阻的影响，我们现在使用SEMulator3D®的可视化沉积和刻蚀功能来建模PVD和IBE刻蚀过程。在SEMulator3D中，使用了一个30度角度扩展的可视化沉积过程来重现PVD，这个过程准确地模拟了在AR离子轰击下被喷射的铜原子的随机性质。IBE在模型中使用了可见度蚀刻，其具有2度的角度扩散和60度的极角倾斜，以反映具有低束流发散度的网格加速离子的行为。假设两个晶片都可以自由旋转。其他工艺步骤在虚拟制造过程中已经调整以适应IBE和PVD的限制。

图2a 铜丝填充的大马士革制造方法；图2b PVD/IBE 铜丝制造方法

我们随后证明，即使遵循这些限制，也可以使用PVD/IBE线路制造出等效的16纳米SRAM电路单元。由于中线之上的所有金属层都是从平坦表面制造的，所以这使其成为PVD/IBE线路的理想候选，而不像FinFET器件中复杂的互连拓扑结构那样。图3显示了每个金属层的孤立结构，以及使用PVD/IBE创建三层金属层FinFET结构所需的必要步骤。

图3a 16纳米FinFET MEOL和3层金属层；图3b 通过PVD/IBE逐步制备金属层

抵抗力结果和结论：

我们然后测量从FinFET P和N通道的最上层金属层到过孔的电阻，无论是采用镀铜流程还是物理气相沉积。图4显示了P和N通道电阻测量的起点和终点（所有其他绝缘材料均为透明）。为了弥补TaN衬底和铜线之间的界面电阻，通过使用指数衰减常数为1纳米，以最近距离到TaN界面为函数来增加铜的电阻率。由于金属铜的沉积过程中不会完全结晶，所以铜的电阻率增加了50%。PVD/IBE铜工艺不使用TaN衬底，因此指数衰减函数未被应用，该模型中使用的是铜的体电阻率。图4中包含了一个比较刻蚀流程和PVD工艺电阻率的表格。

根据我们的模型计算，从我们的模型中得出的电阻值表明，与传统的沟槽刻蚀后镀铜方法相比，我们可以通过IBE/PVD制造方法实现电阻减少 67%。这是因为在IBE/PVD过程中不需要TaN衬底，并且在此过程中CU的电阻率较低。我们的结果表明，与金属线形成时的坝沟填充相比，使用IBE/PVD可以实现电阻率的改善，但代价是更复杂的制造过程。